功耗是芯片制造工藝演進(jìn)時(shí)備受關(guān)注的指標(biāo)之一。比起7nm工藝節(jié)點(diǎn)，5nm工藝可以使產(chǎn)品性能提高15%，晶體管密度最多提高1.8倍。三星獵戶座1080、華為麒麟9000、驍龍888和蘋果的A14芯片都采取了5nm工藝制程。然而，5nm手機(jī)芯片功耗過高的問題卻于近期被媒體頻頻報(bào)道。這也不禁令人產(chǎn)生質(zhì)疑：先進(jìn)制程是否只是噱頭?芯片廠商是否還有必要花費(fèi)高價(jià)和大量時(shí)間，在芯片先進(jìn)制程方面持續(xù)進(jìn)行研發(fā)和投入?

　　先進(jìn)制程只是噱頭?

　　數(shù)據(jù)顯示，28nm工藝的設(shè)計(jì)成本為0.629億美元。隨著制程工藝的推進(jìn)，芯片的設(shè)計(jì)成本迅速上升。7nm工藝節(jié)點(diǎn)的成本暴增至3.49億美元，5nm工藝所需成本更是高達(dá)4.76億美元。另有數(shù)據(jù)顯示，臺(tái)積電每片5nm晶圓的代工費(fèi)用約為17000美元，這一數(shù)字幾乎是7nm芯片所需費(fèi)用的兩倍。因?yàn)槌杀镜膲毫Γ�許多晶圓代工廠無法參與到先進(jìn)制程工藝的賽道。目前，具備先進(jìn)制程芯片生產(chǎn)能力的代工廠，僅有臺(tái)積電、三星和英特爾三家。然而，高昂的付出卻仍然無法解決功耗問題，先進(jìn)制程工藝是否只是噱頭?

　　“手機(jī)芯片的制程數(shù)值越小，意味著芯片晶體管尺寸進(jìn)一步微縮，芯片中元器件的排列也更加密集。這使得單位面積內(nèi)，芯片可集成的晶體管數(shù)目增多。此次手機(jī)芯片制程由7nm提升至5nm，使得芯片上集成的晶體管數(shù)目得到顯著提升。以華為麒麟9000芯片為例，和上一代采用7nm工藝制程的麒麟990(5G版)相比，華為麒麟9000的晶體管數(shù)目足足多了50億，總數(shù)目提高至153億。晶體管數(shù)目越多，芯片相應(yīng)的運(yùn)算和存儲(chǔ)能力也就越強(qiáng)，這使得芯片在程序運(yùn)行加載速度、數(shù)據(jù)處理性能等方面都獲得了較為顯著的提升。除此之外，5nm手機(jī)SoC芯片更強(qiáng)調(diào)5G能力，5G基帶芯片的集成使其在通信性能方面獲得了明顯提升。”復(fù)旦大學(xué)微電子學(xué)院教授周鵬向記者說道。

　　隨著摩爾定律的發(fā)展，半導(dǎo)體產(chǎn)業(yè)本身就是一部關(guān)于創(chuàng)新的著作，里面凝聚了許多迭代創(chuàng)新的技術(shù)，當(dāng)然也包括了試錯(cuò)的過程。周鵬認(rèn)為，5nm技術(shù)節(jié)點(diǎn)是目前先進(jìn)半導(dǎo)體技術(shù)的集大成者。現(xiàn)階段，5nm技術(shù)才剛推出第一代工藝，它所面對的問題主要源于工藝的不穩(wěn)定性。在每一代工藝節(jié)點(diǎn)的研發(fā)中，新產(chǎn)品都會(huì)面臨類似的問題，這種問題的解決還需要更多研發(fā)時(shí)間的投入和技術(shù)上的改進(jìn)迭代。

　　Gartner研究副總裁盛凌海也指出，任何新的工藝都需要有一個(gè)磨合期。隨著技術(shù)的更新迭代，出現(xiàn)的問題將得到解決。手機(jī)芯片剛剛開啟5nm時(shí)代，推出5nm手機(jī)芯片的廠商成為第一批“吃螃蟹的人”。然而，沒有吃到“螃蟹黃”，并不意味著“螃蟹肉”就不夠鮮美。隨著時(shí)間的推移和技術(shù)的演進(jìn)，5nm芯片會(huì)體現(xiàn)更多優(yōu)勢，讓諸多手機(jī)廠商吃到“螃蟹黃”。

　　為何會(huì)出現(xiàn)功耗問題?

　　為何采用先進(jìn)工藝制造的芯片產(chǎn)品容易出現(xiàn)功耗問題?周鵬介紹，目前的芯片產(chǎn)品越來越追求高性能，功耗的增加主要來源于“漏電”這一不可控現(xiàn)象。他表示，構(gòu)成芯片的基本單元——晶體管可被視為一個(gè)控制電流的電子開關(guān)。它可以把功耗分成兩部分，即靜態(tài)功耗和動(dòng)態(tài)功耗。動(dòng)態(tài)功耗是指在開關(guān)過程中產(chǎn)生的功耗，而靜態(tài)功耗是指開關(guān)在關(guān)閉時(shí)，泄漏電流產(chǎn)生的功耗。如今5nm手機(jī)芯片出現(xiàn)功耗過高的問題，主要是泄漏電流導(dǎo)致的靜態(tài)功耗增加。

　　為提高芯片的性能，就需要把電子開關(guān)對電流通斷的控制能力提高，以加快開關(guān)的速度。這意味著，開關(guān)要在更小尺寸的情況下通過更大的電流。開關(guān)的尺寸越小，對制備工藝的要求就越高，這使得開關(guān)在關(guān)閉狀態(tài)下，會(huì)有更多泄露電流。這部分產(chǎn)生的功耗是不可控的，是否產(chǎn)生功耗將直接由工藝的穩(wěn)定性決定。要想使產(chǎn)品的性能提升，就需要更小的芯片制程，而芯片制程越小，就會(huì)為制造工藝帶來更大的挑戰(zhàn)。由于難以保障工藝的穩(wěn)定性，漏電現(xiàn)象會(huì)愈發(fā)明顯，功耗也會(huì)變大。

　　也有聲音稱，此次5nm芯片出現(xiàn)功耗問題，意味著FinFET工藝結(jié)構(gòu)將不再適用于5nm芯片制程。用于3nm工藝節(jié)點(diǎn)的GAA工藝結(jié)構(gòu)，有望提前被用在5nm芯片中。

　　自英特爾于2011年首次推出基于FinFET結(jié)構(gòu)的22nm工藝以來，F(xiàn)inFET工藝結(jié)構(gòu)已經(jīng)在先進(jìn)集成電路芯片中應(yīng)用了十年。周鵬介紹，F(xiàn)inFET結(jié)構(gòu)的提出是為了克服平面MOSFET結(jié)構(gòu)下，由于源極和漏極越來越近、氧化物越來越薄所導(dǎo)致的漏電問題。它的優(yōu)勢主要體現(xiàn)在兩個(gè)方面。一方面是可以使晶體管在更小的平面結(jié)構(gòu)尺寸下，緩解漏電的問題;另一方面則是將晶體管的結(jié)構(gòu)形態(tài)從二維層次突破到三維空間，提高了芯片的空間利用率。提出該結(jié)構(gòu)的最終目的，是為了在單位面積內(nèi)塞入更多的晶體管。

　　然而，隨著技術(shù)節(jié)點(diǎn)的進(jìn)一步推進(jìn)，F(xiàn)inFET結(jié)構(gòu)也面臨越來越大的困難與挑戰(zhàn)。該結(jié)構(gòu)的制備工藝十分復(fù)雜，會(huì)給工藝的穩(wěn)定性方面帶來一定困擾，使漏電問題無法得到有效保障。相比于三面圍柵的FinFET結(jié)構(gòu)，GAA技術(shù)采用的四面環(huán)柵結(jié)構(gòu)，可以更好地抑制漏電流的形成和驅(qū)動(dòng)電流的增大，更有利于實(shí)現(xiàn)性能和功耗之間的平衡。

　　但是，周鵬也指出：“工藝的不穩(wěn)定問題對GAA結(jié)構(gòu)來說也同樣存在，GAA和FinFET結(jié)構(gòu)要解決的都是漏電問題。實(shí)現(xiàn)GAA工藝的難度并不比FinFET小，它的發(fā)展也需要一個(gè)技術(shù)改進(jìn)的過程。GAA結(jié)構(gòu)是在先進(jìn)制程領(lǐng)域被普遍看好的工藝結(jié)構(gòu)。但就目前5nm技術(shù)節(jié)點(diǎn)來說，不采用FinFET而采用GAA，仍是一個(gè)值得商榷的問題，畢竟GAA工藝也需要遵循一定的發(fā)展規(guī)律。”

　　摩爾定律將持續(xù)演進(jìn)

　　芯片的制程越來越小，需要攻克的技術(shù)難點(diǎn)就越來越多，成本會(huì)變得越來越高昂，但這并不意味著摩爾定律將失效。芯片的制造工藝仍將不斷向更高制程演進(jìn)。

　　對此，周鵬認(rèn)為，芯片制程將跟隨摩爾定律的腳步不斷發(fā)展。盡管在發(fā)展的過程中，會(huì)面臨更多技術(shù)、成本帶來的問題，但是人們對芯片性能的追求已經(jīng)超過了經(jīng)濟(jì)成本的范疇。“在芯片發(fā)展的早期，人們面對的是一個(gè)經(jīng)濟(jì)問題。這是因?yàn)榧�成電路芯片在發(fā)展初期，是一種需要盡快普及和應(yīng)用的商業(yè)化產(chǎn)品，成本是其大規(guī)模應(yīng)用和推廣時(shí)要面對的主要問題。每隔一段時(shí)間，單位面積的晶體管數(shù)量倍增，帶來的直接效應(yīng)就是成本顯著降低。這推動(dòng)了芯片的廣泛使用。尺寸微縮帶來的性能提升和功耗降低，也是為降低生產(chǎn)成本服務(wù)的。隨著芯片滲透至人類生活的方方面面，它已經(jīng)不是可有可無的商品，而是一個(gè)必需品。人們對芯片的依賴程度越來越高，所以對芯片性能的要求已慢慢超過了對經(jīng)濟(jì)成本的要求。人們愿意花更多的錢去體驗(yàn)更好的性能。隨著技術(shù)天花板的到來，人們對性能的追求超過了經(jīng)濟(jì)成本的范疇。”周鵬說道。

　　同時(shí)，周鵬認(rèn)為，隨著芯片制程發(fā)展至5nm節(jié)點(diǎn)以下，晶體管溝道長度將進(jìn)一步縮短，晶體管中電荷的量子遂穿效應(yīng)將更容易實(shí)現(xiàn)。這些不受控制的隧穿電荷，將導(dǎo)致晶體管產(chǎn)生較大的漏電流，進(jìn)而使得芯片的功耗問題變得更加嚴(yán)重。

　　當(dāng)然，這些也不是無法攻克的難題。在未來的技術(shù)發(fā)展中，為了能夠更好地控制芯片功耗，具有更強(qiáng)溝道電流控制能力的GAA結(jié)構(gòu)，將受到更多重視。事實(shí)上，早在三年前，三星便表示將在3nm制程中引入GAA技術(shù)，并計(jì)劃于2022年正式量產(chǎn)。臺(tái)積電也于去年宣稱，其在2nm制程研發(fā)中有重大突破，將選擇切入GAA技術(shù)。這些都能說明GAA技術(shù)在5nm節(jié)點(diǎn)之后的更小的制程中，會(huì)受到業(yè)界的普遍認(rèn)可和青睞。

　　“但值得注意的是，在半導(dǎo)體領(lǐng)域當(dāng)中，任何一種技術(shù)的迭代更新都需要經(jīng)歷多年的試錯(cuò)和改進(jìn)。GAA結(jié)構(gòu)雖然在5nm以下制程中具有較為明顯的優(yōu)勢，但它是否能實(shí)現(xiàn)預(yù)期的高性能和低功耗，還要看其制程中面臨的技術(shù)難題能否被一一攻克。”周鵬說道。

　　芯片還將向更先進(jìn)制程發(fā)展。只要將足夠的時(shí)間留給新技術(shù)去更新迭代，很多問題都會(huì)迎刃而解。